智能体能否通过更高层次的抽象设计出更好的芯片？
摘要：大型语言模型（LLM）智能体正越来越多地被探索用于芯片设计，但大多数现有方法直接在 RTL 层面操作。我们探究智能体能否通过利用更高层次的抽象来设计更好的芯片。我们比较了直接 RTL 设计、基于智能体的 HLS 设计、编译器后 HLS 精化和 HLS 后 RTL 精化，并将基于智能体的 HLS 设计与 HLS 后 RTL 精化结合为基于智能体的 HLS 与 RTL 精化（AHRR）。我们使用 FPGA 作为实用且易于部署的端到端评估平台，但需指出我们所研究的设计流程权衡在很大程度上与目标技术无关。在一个包含 11 个任务的多样化基准测试套件中，AHRR 在我们的基准套件上相较于直接 RTL 设计实现了 2.6$\times$ 的几何平均加速。案例研究表明，HLS 将设计知识提炼为智能体可以利用的抽象，而 RTL 精化则恢复了更低层次的优化机会。综合来看，这些结果使 AHRR 成为智能体芯片设计的一个有前景的工作流程。代码和评估工件可在此 https URL 获取。